在高频高速信号电路中，电路的特征阻抗较低，分布电容和分布电感对电路的阻抗匹配、信号质量会产生较大的影响，这要求设计的ESD防护电路具有很小的寄生参数，对信号质量和阻抗匹配产生**小的影响，即要保证高频信号尽量无损失地通过防护电路，同时ESD防护电路要对宽频谱的ESD信号具有较好的吸收和衰减性能，阻止ESD脉冲进入被保护电路。在中低频IC内部的I/O端口都可以设计ESD防护电路以提高器件的抗ESD能力，但是射频器件和高速数字IC内部的I/0端口一般无法直接设计ESD防护电路，因为防护电路的寄生参数(主要是结电容)将影响I/0端口的阻抗匹配、改变器件的频响特性。ESD防护电路的主要功能是尽量在接口位置把ESD脉冲泻放到地。广东低电容ESD保护元件参数

MOS与BJT用于ESD放电保护原理基本上是一样的，均是通过寄生的BJT来释放ESD电流。因CMOS使用**为***的工艺之一，所以MOS器件成使用**为普遍的ESD保护器件。采用MOS器件作为芯片的ESD防护架构示例如图3所示。为防止ESD器件在芯片正常工作时导通，MOS的栅极总是采用关断的连接方式，即栅接地的NMOS（Gate-Grounded NMOS，GG-NMOS）和栅接电源的PMOS（Gate-VDD PMOS，GD-PMOS）。MOS与BJT用于ESD放电保护原理基本上是一样的，均是通过寄生的BJT来释放ESD电流。因CMOS使用**为***的工艺之一，所以MOS器件成使用**为普遍的ESD保护器件。采用MOS器件作为芯片的ESD防护架构示例如图3所示。为防止ESD器件在芯片正常工作时导通，MOS的栅极总是采用关断的连接方式，即栅接地的NMOS（Gate-Grounded NMOS，GG-NMOS）和栅接电源的PMOS（Gate-VDD PMOS，GD-PMOS）。江苏SIM卡ESD保护元件原理单位面积的ESD防护能力大致如下：SCR＞MOS＞Diode（反向击穿）。

静电放电ESD接触放电就是是电荷集中到一点然后通过可接触的导体直接转移到测试产品里面，这个是有预期的，一般打在控制板附近，固控制板的螺丝、可接触的引脚上面。ESD空气放电是电荷集中到***头顶端保持5秒，通过慢慢靠近被测试产品不能导电的部分看电荷能不能击穿绝缘部分，或者通过缝隙击穿空气进去。这个触发是360度随机的。这样的方式可以找到产品的不足之处。一般击打屏幕缝隙、按键缝隙、还有嵌入式的引脚端口等不能直接接触到导体的地方。

在JS-001-2012及MIL-STD-883H中，带电的人体都用100皮法（pF）电容器及1500欧姆的放电电阻来模拟。在测试过程中，电容会充电到数千伏（常见的是2kV、4kV、6kV及8kV），再借由电阻串联到被测器件进行放电。典型的HBM波形有2至10纳秒的上升时间、每千伏特0.67安培的电流，及200纳秒脉冲宽度的双重指数信号衰减波形。如果带电人体通过其手持的小金属物件，如钥匙、螺丝刀等对其他物体产生的放电称为人体-金属ESD模型，与典型的人体放电模型有明显的差别。人体-金属ESD产生的放电电流的峰值一般要比人体ESD大5～7倍。原因是金属物件的电极效应使得人体放电的等效电阻***变小。常用的ESD保护器件主要有Diode、Resistor、P/NMOS、BJT、SCR等。

在ESD设计中，Diode是一种常见的器件。图2为Diode的一种典型应用情况，在VDD相对于VSS发生PositiveESDPulse时，Diode发生雪崩击穿并释放ESD电流，从而保护内部电路不受ESD影响。但由于二极管完全通过雪崩击穿释放ESD电流，在大电流下器件的功耗很大，因此这种模式下二极管的抗ESD能力往往很低，器件的微分电阻也较大；而在VDD相对于VSS发生NegativeESDPulse时，该Diode为正偏并释放ESD电流，由于二极管的正向导通电压很小，此模式下器件的功耗很小，因此其抗ESD能力非常强。由于Diode在正偏和反偏两种状态下的ESD能力差别非常大，因此目前在使用二极管作ESD保护器件时往往会采用非常大的器件面积提升二极管反偏状态下的ESD能力，如此一来，缺点是非常明显的，它增大了ESD器件的面积占用，更为严重的是，对于高频引脚而言，此方式会带来较大的寄生电容，使引脚的频率特性变差。静电保护元件可提供多种封装形式。河南BNC接口ESD保护元件电容

IEC61000-4-2是系统级静电测试常用的测试标准。广东低电容ESD保护元件参数

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